選擇PCB 板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的 PCB (大于 GHz 的頻率)時這材題會比較重要。例如，現(xiàn)在常用的 FR-4 材質，在幾個GHz 的頻率時的介質損耗(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電(dielectric constant)和介質損在所設計的頻率是否合用。

　　避免高頻干擾的基本思是盡量降低高頻信號電的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加 ground guard/shunt traces 在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。

　　信號完整性基本上是匹配的問題。而影響匹配的因素有信號源的架構和輸出(output impedance)，走線的特性，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線、差分布線方式是如何實現(xiàn)的?

　　差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者 side-by-side(并排, 并肩) 實現(xiàn)的方式較多。

　　要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線、接收端差分線對之間可否加一匹配電阻?

　　對差分對的布線方式應該要適當?shù)目拷移叫小Ｋ^適當?shù)目拷且驗檫@間距會影響到差分(differential impedance)的值, 此值是設計差分對的重要參數(shù)。需要平行也是因為要保持差分的一致性。若兩線忽遠忽近, 差分就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。

　　基本上, 將模/數(shù)地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流徑(returning current path)變太大。

　　晶振是模擬的正反饋振蕩電, 要有穩(wěn)定的振蕩信號, 必須滿足loop gain 與 phase 的規(guī)范, 而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加 ground guard traces 可能也無法完全隔離干擾。而且離的太遠,地平面上的噪聲也會影響正反饋振蕩電。 所以, 一定要將晶振和芯片的距離進可能靠近。確實高速布線與 EMI 的要求有很多沖突。但基本原則是因 EMI 所加的電阻電容或 ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和 PCB 迭層的技巧來解決或減少 EMI的問題, 如高速信號走內層。最后才用電阻電容或 ferrite bead 的方式, 以降低對信號的。

　　現(xiàn)在較強的布線軟件的自動布線器大部分都有設定約束條件來控制繞線方式及過孔數(shù)目。各家EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。 例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。 這會影響到自動布線出來的走線方式是否能符合設計者的想法。 另外, 手動調整布線的難易也與繞線引擎的能力有絕對的關系。 例如, 走線的推擠能力,過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。

　　test coupon 是用來以 TDR (Time Domain Reflectometer) 測量所生產的 PCB 板的特性是否滿足設計需求。 一般要控制的有單根線和差分對兩種情況。 所以， test coupon 上的走線線寬和線距(有差分對時)要與所要控制的線一樣。 最重要的是測量時接地點的。 為了減少接地引線(ground lead)的電感值， TDR 探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以， test coupon 上量測信號的點跟接地點的距離和方式要符合所用的探棒。

　　11、在高速 PCB 設計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配?

　　一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性。也要注意不要影響到它層的特性， 例如在 dual strip line 的結構時。

　　12、是否可以把電源平面的信號線使用微帶線模型計算特性?電源和地平面之間的信號是否可以使用帶狀線模型計算?

　　是的， 在計算特性時電源平面跟地平面都必須視為參考平面。 例如四層板: 頂層-電源層-地層-底層，這時頂層走線特性的模型是以電源平面為參考平面的微帶線、在高密度印制板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎?

　　一般軟件自動產生測試點是否滿足測試需求必須看對加測試點的規(guī)范是否符合測試機具的要求。另外，如果走線太密且加測試點的規(guī)范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。

　　至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點(不用在線既有的穿孔(via or DIP pin)當測試點)可能加在在線或是從在線拉一小段線出來。前者相當于是加上一個很小的電容在在線，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。

　　各個 PCB 相互連接之間的信號或電源在動作時，例如 A 有電源或信號送到 B ，一定會有等量的電流從地層流回到 A (此為 Kirchoff current law)。這地層上的電流會找最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法(例如，在某處制造低，讓大部分的電流從這個地方走)，降低對其它較信號的影響。

　　現(xiàn)在高速數(shù)字電的應用有通信網(wǎng)和計算器等相關領域。在通信網(wǎng)方面，PCB 板的工作頻率已達 GHz 上下，疊層數(shù)就我所知有到 40 層之多。計算器相關應用也因為芯片的進步，無論是一般的 PC 或服務器(Server)，上的最高工作頻率也已經(jīng)達到 400MHz (如 Rambus) 以上。因應這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias 及 build-up 制程工藝的需求也漸漸越來越多。 這些設計需求都有廠商可大量生產。

　　可以用一般設計 PCB 的軟件來設計柔性電板(Flexible Printed Circuit)。一樣用 Gerber 格式給 FPC廠商生產。由于制造的工藝和一般 PCB 不同，各個廠商會依據(jù)他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其**。除此之外，可在柔性電板的轉折處鋪些銅皮加以補強。至于生產的廠商可上網(wǎng)“FPC”當關鍵詞查詢應該可以找到。

　　選擇 PCB 與外殼接地點選擇的原則是利用 chassis ground 提供低的徑給回流電流(returning current)及控制此回流電流的徑。例如，通常在高頻器件或時鐘產生器附近可以借固定用的螺絲將 PCB的地層與 chassis ground 做連接，以盡量縮小整個電流回面積，也就減少電磁輻射。

　　就數(shù)字電而言，首先先依序確定三件事情： 1. 確認所有電源值的大小均達到設計所需。有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快慢有某種規(guī)范。 2. 確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(non-monotonic)的問題。3. 確認 reset 信號是否達到規(guī)范要求。 這些都正常的話，芯片應該要發(fā)出第一個周期(cycle)的信號。接下來依照系統(tǒng)運作原理與 bus protocol 來 debug。

　　22、在電板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高 PCB 的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使無法降低，請專家介紹在高速(100MHz)高密度 PCB 設計中的技巧?

　　LC 與 RC 濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如 RC。但是，使用 RC 濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。

　　電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如 果 LC 的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。電容值則和所能的紋波噪聲規(guī)范值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL 也會有影響。另外，如果這 LC 是放在開關式電源(switching regulation power)的輸出端時，還要注意此 LC 所產生的極點零點(pole/zero)對負反饋控制(negative feedback control)回穩(wěn)定度的影響。

　　PCB 板上會因 EMC 而增加的成本通常是因增加地層數(shù)目以增強屏蔽效應及增加了 ferrite bead、choke等高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構上的屏蔽結構才能使整個系統(tǒng)通過 EMC的要求。以下僅就 PCB 板的設計技巧提供幾個降低電產生的電磁輻射效應。

　　注意高速信號的匹配，走線層及其回流電流徑(return current path)， 以減少高頻的反射與輻射。